coreboot
coreboot is an Open Source project aimed at replacing the proprietary BIOS found in most computers.
gpio.c
Go to the documentation of this file.
1 /* SPDX-License-Identifier: GPL-2.0-only */
2 
3 #include "irqroute.h"
4 #include <soc/gpio.h>
5 #include "onboard.h"
6 #include "gpio.h"
7 
8 /* South East Community */
9 static const struct soc_gpio_map gpse_gpio_map[] = {
10  Native_M1,/* MF_PLT_CLK0 */
11  GPIO_NC, /* 01 PWM1 */
12  GPIO_INPUT_NO_PULL, /* 02 MF_PLT_CLK1, RAMID2 */
13  GPIO_NC, /* 03 MF_PLT_CLK4 */
14  GPIO_NC, /* 04 MF_PLT_CLK3 */
15  GPIO_NC, /* PWM0 05 */
16  GPIO_NC, /* 06 MF_PLT_CLK5 */
17  GPIO_NC, /* 07 MF_PLT_CLK2 */
18  GPIO_NC, /* 15 SDMMC2_D3_CD_B */
19  Native_M1, /* 16 SDMMC1_CLK */
20  NATIVE_PU20K(1), /* 17 SDMMC1_D0 */
21  GPIO_NC, /* 18 SDMMC2_D1 */
22  GPIO_NC, /* 19 SDMMC2_CLK */
23  NATIVE_PU20K(1),/* 20 SDMMC1_D2 */
24  GPIO_NC, /* 21 SDMMC2_D2 */
25  GPIO_NC, /* 22 SDMMC2_CMD */
26  NATIVE_PU20K(1), /* 23 SDMMC1_CMD */
27  NATIVE_PU20K(1), /* 24 SDMMC1_D1 */
28  GPIO_NC, /* 25 SDMMC2_D0 */
29  NATIVE_PU20K(1), /* 26 SDMMC1_D3_CD_B */
30  NATIVE_PU20K(1), /* 30 SDMMC3_D1 */
31  Native_M1, /* 31 SDMMC3_CLK */
32  NATIVE_PU20K(1), /* 32 SDMMC3_D3 */
33  NATIVE_PU20K(1), /* 33 SDMMC3_D2 */
34  NATIVE_PU20K(1), /* 34 SDMMC3_CMD */
35  NATIVE_PU20K(1), /* 35 SDMMC3_D0 */
36  NATIVE_PU20K(1), /* 45 MF_LPC_AD2 */
37  NATIVE_PU20K(1), /* 46 LPC_CLKRUNB */
38  NATIVE_PU20K(1), /* 47 MF_LPC_AD0 */
39  Native_M1, /* 48 LPC_FRAMEB */
40  Native_M1, /* 49 MF_LPC_CLKOUT1 */
41  NATIVE_PU20K(1), /* 50 MF_LPC_AD3 */
42  Native_M1, /* 51 MF_LPC_CLKOUT0 */
43  NATIVE_PU20K(1), /* 52 MF_LPC_AD1 */
44  Native_M1,/* SPI1_MISO */
45  Native_M1, /* 61 SPI1_CS0_B */
46  Native_M1, /* SPI1_CLK */
47  NATIVE_PU20K(1), /* 63 MMC1_D6 */
48  Native_M1, /* 62 SPI1_MOSI */
49  NATIVE_PU20K(1), /* 65 MMC1_D5 */
50  GPIO_NC, /* SPI1_CS1_B 66 */
51  NATIVE_PU20K(1), /* 67 MMC1_D4_SD_WE */
52  NATIVE_PU20K(1), /* 68 MMC1_D7 */
53  GPIO_NC, /* 69 MMC1_RCLK */
54  Native_M1, /* 75 GPO USB_OC1_B */
55  Native_M1, /* 76 PMU_RESETBUTTON_B */
56  GPI(trig_edge_both, L0, NA, non_maskable, en_edge_detect, NA, NA),
57  /* GPIO_ALERT 77 */
58  Native_M1, /* 78 SDMMC3_PWR_EN_B */
59  GPIO_NC, /* 79 GPI ILB_SERIRQ */
60  Native_M1, /* 80 USB_OC0_B */
61  NATIVE_INT_PU20K(1, L1), /* 81 SDMMC3_CD_B */
62  /* 81 SDMMC3_CD_B */
63  GPIO_NC, /* 82 spkr assumed gpio number */
64  Native_M1, /* 83 SUSPWRDNACK */
65  SPARE_PIN,/* 84 spare pin */
66  Native_M1, /* 85 SDMMC3_1P8_EN */
67  GPIO_END
68 };
69 
70 /* South West Community */
71 static const struct soc_gpio_map gpsw_gpio_map[] = {
72  GPIO_NC, /* 00 FST_SPI_D2 */
73  Native_M1, /* 01 FST_SPI_D0 */
74  Native_M1, /* 02 FST_SPI_CLK */
75  GPIO_NC, /* 03 FST_SPI_D3 */
76  GPIO_NC, /* GPO FST_SPI_CS1_B */
77  Native_M1, /* 05 FST_SPI_D1 */
78  Native_M1, /* 06 FST_SPI_CS0_B */
79  GPIO_NC, /* 07 FST_SPI_CS2_B */
80  GPIO_NC, /* 15 UART1_RTS_B */
81  Native_M2, /* 16 UART1_RXD */
82  GPIO_NC, /* 17 UART2_RXD */
83  GPIO_NC, /* 18 UART1_CTS_B */
84  GPIO_NC, /* 19 UART2_RTS_B */
85  Native_M2, /* 20 UART1_TXD */
86  GPIO_NC, /* 21 UART2_TXD */
87  GPIO_NC, /* 22 UART2_CTS_B */
88  GPIO_NC, /* 30 MF_HDA_CLK */
89  GPIO_NC, /* 31 GPIO_SW31/MF_HDA_RSTB */
90  GPIO_NC, /* 32 GPIO_SW32 /MF_HDA_SDI0 */
91  GPIO_NC, /* 33 MF_HDA_SDO */
92  GPI(trig_edge_both, L3, P_1K_H, non_maskable, en_edge_detect, NA, NA),
93  /* 34 MF_HDA_DOCKRSTB */
94  GPIO_NC, /* 35 MF_HDA_SYNC */
95  GPIO_NC, /* 36 GPIO_SW36 MF_HDA_SDI1 */
96  GPI(trig_edge_both, L2, P_1K_H, non_maskable, en_edge_detect, NA, NA),
97  /* 37 MF_HDA_DOCKENB */
98  NATIVE_PU1K_CSEN_INVTX(1), /* 45 I2C5_SDA */
99  NATIVE_PU1K_CSEN_INVTX(1), /* 46 I2C4_SDA */
100  NATIVE_PU1K_CSEN_INVTX(1), /* 47 I2C6_SDA */
101  NATIVE_PU1K_CSEN_INVTX(1), /* 48 I2C5_SCL */
102  GPIO_NC, /* 49 I2C_NFC_SDA */
103  NATIVE_PU1K_CSEN_INVTX(1), /* 50 I2C4_SCL */
104  NATIVE_PU1K_CSEN_INVTX(1), /* 51 I2C6_SCL */
105  GPIO_NC, /* 52 I2C_NFC_SCL */
106  NATIVE_PU1K_CSEN_INVTX(1), /* 60 I2C1_SDA */
107  NATIVE_PU1K_CSEN_INVTX(1), /* 61 I2C0_SDA */
108  NATIVE_PU1K_CSEN_INVTX(1), /* 62 I2C2_SDA */
109  NATIVE_PU1K_CSEN_INVTX(1), /* 63 I2C1_SCL */
110  GPIO_INPUT_NO_PULL, /* 64 I2C3_SDA RAMID3*/
111  NATIVE_PU1K_CSEN_INVTX(1), /* 65 I2C0_SCL */
112  NATIVE_PU1K_CSEN_INVTX(1), /* 66 I2C2_SCL */
113  GPIO_INPUT_NO_PULL,/* 67 I2C3_SCL,RAMID1 */
114  GPIO_OUT_HIGH, /* 75 SATA_GP0 */
115  GPIO_NC,
116  /* 76 GPI SATA_GP1 */
117  GPIO_INPUT_PU_20K, /* 77 SATA_LEDN, EC_IN_RW */
118  GPIO_NC, /* 80 SATA_GP3 */
119  Native_M1, /* 81 NFC_DEV_WAKE, MF_SMB_CLK */
120  GPIO_INPUT_NO_PULL, /* 80 SATA_GP3,RAMID0 */
121  Native_M1, /* 81 NFC_DEV_WAKE, MF_SMB_CLK */
122  Native_M1, /* 82 NFC_FW_DOWNLOAD, MF_SMB_DATA */
123  /* Per DE request, change PCIE_CLKREQ0123B to GPIO_INPUT */
124  Native_M1, /* 90 PCIE_CLKREQ0B */
125  GPIO_INPUT_PU_20K, /* 91 GPI PCIE_CLKREQ1B/LTE_WAKE# */
126  Native_M1, /* 92 GP_SSP_2_CLK */
127  NATIVE_PU20K(1), /* 93 PCIE_CLKREQ2B/PCIE_CLKREQ_WLAN# */
128  Native_M1, /* 94 GP_SSP_2_RXD */
129  GPI(trig_edge_both, L1, P_5K_H, non_maskable, en_edge_detect, NA, NA),
130  /* 95 PCIE_CLKREQ3B/AUDIO_CODEC_IRQ */
131  Native_M1, /* 96 GP_SSP_2_FS */
132  NATIVE_FUNC(1, 0, inv_tx_enable), /* 97 GP_SSP_2f_TXD */
133  GPIO_END
134 };
135 
136 /* North Community */
137 static const struct soc_gpio_map gpn_gpio_map[] = {
138  GPIO_NC, /* 00 GPIO_DFX0 */
139  GPIO_NC, /* 01 GPIO_DFX3 */
140  GPIO_NC, /* 02 GPIO_DFX7 */
141  GPIO_NC, /* 03 GPIO_DFX1 */
142  GPIO_NC, /* 04 GPIO_DFX5 */
143  GPIO_NC, /* 05 GPIO_DFX4 */
144  GPIO_NC, /* 06 GPIO_DFX8 */
145  GPIO_NC, /* 07 GPIO_DFX2 */
146  GPIO_NC, /* 08 GPIO_DFX6 */
147  GPI(trig_edge_low, L8, NA, non_maskable, en_edge_rx_data,
148  UNMASK_WAKE, SCI), /* 15 GPIO_SUS0 */
149  GPO_FUNC(NA, NA), /* 16 SEC_GPIO_SUS10 */
150  GPI(trig_edge_low, L0, P_1K_H, non_maskable, NA, NA, NA),
151  /* 17 GPIO_SUS3 */
152  GPI(trig_edge_low, L1, P_1K_H, non_maskable, NA, UNMASK_WAKE, NA),
153  /* 18 GPIO_SUS7 */
154  GPI(trig_edge_low, L3, P_1K_H, non_maskable, NA, UNMASK_WAKE, NA),
155  /* 19 GPIO_SUS1 */
156  GPIO_NC, /* 20 GPIO_SUS5 */
157  GPIO_NC, /* 21 SEC_GPIO_SUS11 */
158  GPIO_NC, /* 22 GPIO_SUS4 */
159  GPIO_NC,
160  /* 23 SEC_GPIO_SUS8 */
161  Native_M6, /* 24 GPIO_SUS2 */
162  GPIO_INPUT_PU_5K,/* 25 GPIO_SUS6 */
163  Native_M1, /* 26 CX_PREQ_B */
164  GPIO_NC, /* 27 SEC_GPIO_SUS9 */
165  Native_M1, /* 30 TRST_B */
166  Native_M1, /* 31 TCK */
167  GPIO_SKIP, /* 32 PROCHOT_B */
168  GPIO_SKIP, /* 33 SVID0_DATA */
169  Native_M1, /* 34 TMS */
170  GPIO_NC, /* 35 CX_PRDY_B_2 */
171  GPIO_NC, /* 36 TDO_2 */
172  Native_M1, /* 37 CX_PRDY_B */
173  GPIO_SKIP, /* 38 SVID0_ALERT_B */
174  Native_M1, /* 39 TDO */
175  GPIO_SKIP, /* 40 SVID0_CLK */
176  Native_M1, /* 41 TDI */
177  Native_M2, /* 45 GP_CAMERASB05 */
178  Native_M2, /* 46 GP_CAMERASB02 */
179  Native_M2, /* 47 GP_CAMERASB08 */
180  Native_M2, /* 48 GP_CAMERASB00 */
181  Native_M2, /* 49 GP_CAMERASBO6 */
182  GPIO_NC, /* 50 GP_CAMERASB10 */
183  Native_M2, /* 51 GP_CAMERASB03 */
184  GPIO_NC, /* 52 GP_CAMERASB09 */
185  Native_M2, /* 53 GP_CAMERASB01 */
186  Native_M2, /* 54 GP_CAMERASB07 */
187  GPIO_NC, /* 55 GP_CAMERASB11 */
188  Native_M2, /* 56 GP_CAMERASB04 */
189  GPIO_NC, /* 60 PANEL0_BKLTEN */
190  Native_M1, /* 61 HV_DDI0_HPD */
191  NATIVE_PU1K_M1, /* 62 HV_DDI2_DDC_SDA */
192  Native_M1, /* 63 PANEL1_BKLTCTL */
193  NATIVE_TX_RX_EN, /* 64 HV_DDI1_HPD */
194  GPIO_NC, /* 65 PANEL0_BKLTCTL */
195  GPIO_NC, /* 66 HV_DDI0_DDC_SDA */
196  NATIVE_PU1K_M1, /* 67 HV_DDI2_DDC_SCL */
197  NATIVE_TX_RX_EN, /* 68 HV_DDI2_HPD */
198  Native_M1, /* 69 PANEL1_VDDEN */
199  Native_M1, /* 70 PANEL1_BKLTEN */
200  GPIO_NC, /* 71 HV_DDI0_DDC_SCL */
201  GPIO_NC, /* 72 PANEL0_VDDEN */
202  GPIO_END
203 };
204 
205 /* East Community */
206 static const struct soc_gpio_map gpe_gpio_map[] = {
207  Native_M1, /* 00 PMU_SLP_S3_B */
208  GPIO_NC, /* 01 PMU_BATLOW_B */
209  Native_M1, /* 02 SUS_STAT_B */
210  Native_M1, /* 03 PMU_SLP_S0IX_B */
211  Native_M1, /* 04 PMU_AC_PRESENT */
212  Native_M1, /* 05 PMU_PLTRST_B */
213  Native_M1, /* 06 PMU_SUSCLK */
214  GPIO_NC, /* 07 PMU_SLP_LAN_B */
215  Native_M1, /* 08 PMU_PWRBTN_B */
216  Native_M1, /* 09 PMU_SLP_S4_B */
217  NATIVE_FUNC(M1, P_1K_H, NA), /* 10 PMU_WAKE_B */
218  GPIO_NC, /* 11 PMU_WAKE_LAN_B */
219  GPIO_NC, /* 15 MF_GPIO_3 */
220  GPIO_NC, /* 16 MF_GPIO_7 */
221  GPIO_NC, /* 17 MF_I2C1_SCL */
222  GPIO_NC, /* 18 MF_GPIO_1 */
223  GPIO_NC, /* 19 MF_GPIO_5 */
224  GPIO_NC, /* 20 MF_GPIO_9 */
225  GPIO_NC, /* 21 MF_GPIO_0 */
226  GPIO_INPUT_PU_20K, /* 22 MF_GPIO_4 */
227  GPIO_NC, /* 23 MF_GPIO_8 */
228  GPIO_NC, /* 24 MF_GPIO_2 */
229  GPIO_NC, /* 25 MF_GPIO_6 */
230  GPIO_NC, /* 26 MF_I2C1_SDA */
231  GPIO_END
232 };
233 
234 static struct soc_gpio_config gpio_config = {
235  /* BSW */
236  .north = gpn_gpio_map,
237  .southeast = gpse_gpio_map,
238  .southwest = gpsw_gpio_map,
239  .east = gpe_gpio_map
240 };
241 
242 struct soc_gpio_config *mainboard_get_gpios(void)
243 {
244 
245  return &gpio_config;
246 }
NA
@ NA
Definition: azalia_device.h:96
mainboard_get_gpios
struct soc_gpio_config * mainboard_get_gpios(void)
Definition: gpio.c:207
gpsw_gpio_map
static const struct soc_gpio_map gpsw_gpio_map[]
Definition: gpio.c:71
gpse_gpio_map
static const struct soc_gpio_map gpse_gpio_map[]
Definition: gpio.c:9
gpe_gpio_map
static const struct soc_gpio_map gpe_gpio_map[]
Definition: gpio.c:206
gpn_gpio_map
static const struct soc_gpio_map gpn_gpio_map[]
Definition: gpio.c:137
gpio_config
static struct soc_gpio_config gpio_config
Definition: gpio.c:234
irqroute.h
GPIO_END
#define GPIO_END
Definition: gpio.h:302
GPIO_OUT_HIGH
#define GPIO_OUT_HIGH
Definition: gpio.h:245
GPIO_INPUT_PU_20K
#define GPIO_INPUT_PU_20K
Definition: gpio.h:151
GPIO_NC
#define GPIO_NC
Definition: gpio.h:310
GPIO_SKIP
#define GPIO_SKIP
Definition: gpio.h:292
NATIVE_TX_RX_EN
#define NATIVE_TX_RX_EN
Definition: gpio.h:308
M1
@ M1
Definition: gpio.h:383
GPO_FUNC
#define GPO_FUNC(term, tx_state)
Definition: gpio.h:228
NATIVE_PU1K_CSEN_INVTX
#define NATIVE_PU1K_CSEN_INVTX(mode)
Definition: gpio.h:300
NATIVE_PU20K
#define NATIVE_PU20K(mode)
Definition: gpio.h:296
L2
@ L2
Definition: gpio.h:401
L0
@ L0
Definition: gpio.h:399
L3
@ L3
Definition: gpio.h:402
L8
@ L8
Definition: gpio.h:407
L1
@ L1
Definition: gpio.h:400
SPARE_PIN
#define SPARE_PIN
Definition: gpio.h:263
non_maskable
@ non_maskable
Definition: gpio.h:435
P_1K_H
@ P_1K_H
Definition: gpio.h:378
P_5K_H
@ P_5K_H
Definition: gpio.h:377
GPI
#define GPI(int_type, int_sel, term, int_msk, glitch_cfg, wake_msk, gpe_val)
Definition: gpio.h:220
en_edge_rx_data
@ en_edge_rx_data
Definition: gpio.h:430
en_edge_detect
@ en_edge_detect
Definition: gpio.h:428
inv_tx_enable
@ inv_tx_enable
Definition: gpio.h:456
NATIVE_FUNC
#define NATIVE_FUNC(mode, term, inv_rx_tx)
Definition: gpio.h:233
Native_M1
#define Native_M1
Definition: gpio.h:315
GPIO_INPUT_PU_5K
#define GPIO_INPUT_PU_5K
Definition: gpio.h:214
GPIO_INPUT_NO_PULL
#define GPIO_INPUT_NO_PULL
Definition: gpio.h:212
NATIVE_INT_PU20K
#define NATIVE_INT_PU20K(mode, int_sel)
Definition: gpio.h:254
SCI
@ SCI
Definition: gpio.h:441
Native_M6
#define Native_M6
Definition: gpio.h:320
UNMASK_WAKE
#define UNMASK_WAKE
Definition: gpio.h:129
NATIVE_PU1K_M1
#define NATIVE_PU1K_M1
Definition: gpio.h:311
trig_edge_low
@ trig_edge_low
Definition: gpio.h:419
trig_edge_both
@ trig_edge_both
Definition: gpio.h:421
Native_M2
#define Native_M2
Definition: gpio.h:316
gpio_config
Definition: chip.h:119
soc_gpio_config
Definition: gpio.h:344
soc_gpio_map
Definition: gpio.h:329